組み合わせ論理回路のアクティブロー入力の意味は何ですか?
On 12月 8, 2020 by admin現在、組み合わせ論理回路の自己学習を行っています。アクティブロー出力、アクティブロー入力などのいくつかの用語に遭遇しました。アクティブロー出力の意味を理解しました(出力側にゲートを配置しない)。アクティブローとは、入力側にゲートを入れないことを意味すると思います。
誰かが例を使用してこれを説明できれば非常に役立ちます(私はエンコーダー、デコーダー、マルチプレクサーの知識を持っているので、これらを例で使用できます)。
コメント
- "アクティブ"は有効であることを意味します。 Active_highには、高、+ 3.3v、ONE、TRUEが必要です。 Active_lowには、low、0.0v、ZERO、FALSEが必要です。
- そして、用語に関する'引数があります。一部の人々(私)は、"アクティブロー"は、低電圧が真または1として解釈されることを意味すると言うためです。
- 確かに。 Trueは任意のレベルとして定義できます。
回答
これは、信号が反転していることを意味します(ゲートではありません)。以下の555タイマーを例として取り上げましょう
画像はここにあります …私の画像ではありません(この画像の大規模な圧縮、つまり醜いピクセルを許してください)
このピンに送られる信号が1
またはHIGH
であるとします。ピン4はアクティブローなので、このピンの場合は、最終的に0
またはLOW
になります。逆の場合:ピンにつながる信号が0
またはLOW
の場合、ピン4は1
または。
信号をアクティブローにする目的は、信号をオフにする何らかのタイプの外部ロジックデバイスを用意することです。CPLDは、信号をシャットオフする外部ロジックの良い例です。アクティブなローピンに信号を送信することでデバイス。「なぜドン」と思うかもしれません。代わりに単にアクティブにするだけですか?」これは「有効な質問であり、正直であるかどうかはわかりませんが、推測する必要がある場合は、単に電力を節約するだけでよい可能性があります。
コメント
- iデコーダー、たとえば3入力デコーダーがあるとします。各入力にそれぞれゲートを接続しない場合はアクティブロー入力、それ以外の場合はアクティブハイになります。デフォルトの入力?
- 通常、アクティブローインバージョンは同じチップのCMOSに組み込まれています。 '信号をアクティブローにする外部NOTゲートはありません。ただし、そのシナリオがある場合は、同じように動作します(非常に小さな時差を除いて)。
回答
次の2つがあります。
- 信号レベル
- 信号の意味、つまりアサーション
信号レベルはデジタルLowまたはHighのいずれかです
信号の意味はLowまたはHighのいずれかに関連付けられているため、信号はアサートされたlow であるか、信号はアサートされたhighです。通常、バーまたはスラッシュは、信号アサーションレベルが低いことを示します。
上記の場合、リセットはLowにアサートされるため、信号がLowになると「リセット」が発生します。信号がハイになったときにリセットすることもできるため、アサーションを追跡することが重要です。
HDLでは、シグナルアサーションレベルを追跡することが特に重要です。そのため、すべてのシグナルにラベルを付ける必要があります。通常、シグナル名に_Lまたは_Hサフィックスを追加して、アサーションレベル。上記の場合、それはRESET_Lになります。回路図にアサーションサフィックスを追加することも役立ちます
回答
アクティブLOWは、0Vレベルがロジックと見なされることを意味します1
。
たとえば、プルアップ抵抗を使用してハイに接続され、プッシュボタンスイッチを介してグランドにプルされたロジック入力について考えてみます。
いつでもスイッチが押されていない場合、入力はプルアップ電圧、たとえば5Vになります。
スイッチを押すと、入力はグランドにプルされます。
その入力は次のようになります。低レベルはボタンが押されたことを意味するため、アクティブローと見なされます(ロジック1)
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